Lines Matching refs:__SYSREG
20 #define BCCR __SYSREG(0xc0002000, u32) /* bus controller control reg */
50 #define BCBERR __SYSREG(0xc0002010, u32) /* bus error source reg */
76 #define SBBASE(X) __SYSREG(0xd8c00100 + (X) * 0x10, u32) /* SBC base addr regs */
81 #define SBCNTRL0(X) __SYSREG(0xd8c00200 + (X) * 0x10, u32) /* SBC bank ctrl0 regs */
89 #define SBCNTRL1(X) __SYSREG(0xd8c00204 + (X) * 0x10, u32) /* SBC bank ctrl1 regs */
97 #define SBCNTRL2(X) __SYSREG(0xd8c00208 + (X) * 0x10, u32) /* SBC bank ctrl2 regs */
119 #define SDBASE(X) __SYSREG(0xda000008 + (X) * 0x4, u32) /* MBC base addr regs */
125 #define SDRAMBUS __SYSREG(0xda000000, u32) /* bus mode control reg */
144 #define SDREFCNT __SYSREG(0xda000004, u32) /* refresh period reg */
147 #define SDSHDW __SYSREG(0xda000010, u32) /* test reg */